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-- Generated by X-HDL Verilog Translator - Version 2.0.0 Feb. 1, 2011
-- to feb 14 2013 13:50:49
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--      Input file      : 
--      Component name  : DE0_NANO_PropII
--      Author          : 
--      Company         : 
--
--      Description     : 
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LIBRARY ieee;
   USE ieee.std_logic_1164.all;

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--  This code is generated by Terasic System Builder
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ENTITY DE0_NANO_PropII IS
   PORT (
      
      --////////// CLOCK //////////
      
      --////////// LED //////////
      
      --////////// KEY //////////
      
      --////////// SW //////////
      
      --////////// SDRAM //////////
      
      --////////// EPCS //////////
      
      --////////// Accelerometer and EEPROM //////////
      
      --////////// ADC //////////
      
      --////////// 2x13 GPIO Header //////////
      
      --////////// GPIO_0, GPIO_0 connect to GPIO Default //////////
      
      --////////// GPIO_1, GPIO_1 connect to GPIO Default //////////
      
      --=======================================================
      --  PARAMETER declarations
      --=======================================================
      
      --=======================================================
      --  PORT declarations
      --=======================================================
      
      --////////// CLOCK //////////
      CLOCK_50       : IN STD_LOGIC;
      
      --////////// LED //////////
      LED            : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
      
      --////////// KEY //////////
      KEY            : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
      
      --////////// SW //////////
      SW             : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
      
      --////////// SDRAM //////////
      DRAM_ADDR      : OUT STD_LOGIC_VECTOR(12 DOWNTO 0);
      DRAM_BA        : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
      DRAM_CAS_N     : OUT STD_LOGIC;
      DRAM_CKE       : OUT STD_LOGIC;
      DRAM_CLK       : OUT STD_LOGIC;
      DRAM_CS_N      : OUT STD_LOGIC;
      DRAM_DQ        : INOUT STD_LOGIC_VECTOR(15 DOWNTO 0);
      DRAM_DQM       : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
      DRAM_RAS_N     : OUT STD_LOGIC;
      DRAM_WE_N      : OUT STD_LOGIC;
      
      --////////// EPCS //////////
      EPCS_ASDO      : OUT STD_LOGIC;
      EPCS_DATA0     : IN STD_LOGIC;
      EPCS_DCLK      : OUT STD_LOGIC;
      EPCS_NCSO      : OUT STD_LOGIC;
      
      --////////// Accelerometer and EEPROM //////////
      G_SENSOR_CS_N  : OUT STD_LOGIC;
      G_SENSOR_INT   : IN STD_LOGIC;
      I2C_SCLK       : OUT STD_LOGIC;
      I2C_SDAT       : INOUT STD_LOGIC;
      
      --////////// ADC //////////
      ADC_CS_N       : OUT STD_LOGIC;
      ADC_SADDR      : OUT STD_LOGIC;
      ADC_SCLK       : OUT STD_LOGIC;
      ADC_SDAT       : IN STD_LOGIC;
      
      --////////// 2x13 GPIO Header //////////
      GPIO_2         : INOUT STD_LOGIC_VECTOR(12 DOWNTO 0);			-- IO_70_91
      GPIO_2_IN      : IN STD_LOGIC_VECTOR(2 DOWNTO 0);				-- SW1-IN02_0, SW2-IN02_1, SW3-IN02_2
      
      --////////// GPIO_0, GPIO_0 connect to GPIO Default //////////
      Gp_Exp         : INOUT STD_LOGIC_VECTOR(31 DOWNTO 0);			-- IO_0_31
      Gp_Ana_0b        : INOUT STD_LOGIC_VECTOR(33 DOWNTO 32);		-- VGA - DACs-0_9 ... 8
      Gp_Exp_IN      : IN STD_LOGIC_VECTOR(1 DOWNTO 0);				-- GP-IN10-Reset, GP-IN11-IO_IN11
      
      --////////// GPIO_1, GPIO_1 connect to GPIO Default //////////
--      Gp_Ana         : INOUT STD_LOGIC_VECTOR(33 DOWNTO 0);			-- VGA - DACs
      Gp_Ana_3         : INOUT STD_LOGIC_VECTOR(33 DOWNTO 25);			-- VGA - DACs   9 .. 1
      Gp_Ana_2         : INOUT STD_LOGIC_VECTOR(24 DOWNTO 16);			-- VGA - DACs   9 ... 1
      Gp_Ana_1         : INOUT STD_LOGIC_VECTOR(15 DOWNTO 7);			-- VGA - DACs   9. .. 1
      Gp_Ana_0         : INOUT STD_LOGIC_VECTOR(6 DOWNTO 0);			-- VGA - DACs   7 ... 1
      Gp_Ana_IN      : IN STD_LOGIC_VECTOR(1 DOWNTO 0)				-- GPI-N20 IO_IN20 SW4,    GPI-N21 IO_IN21
   );
END DE0_NANO_PropII;

ARCHITECTURE trans OF DE0_NANO_PropII IS
BEGIN
   
END trans;




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--  REG/WIRE declarations
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--  Structural coding
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